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　　全空乏絕緣上覆硅(Fully depleted silicon-on-insulator，FD SOI)是 28納米與 20納米半導體制程節(jié)點的最佳解決方案，主要原因是該技術與塊狀CMOS制程技術相比，其成本與泄漏電流較低，性能表現(xiàn)則更高。

　　同樣是100mm見方大小的芯片，采用 28納米 FD SOI 制程的成本比塊狀CMOS 制程低3%，在 20納米節(jié)點則可以進一步低30%；這是因為帶來更高參數(shù)良率的同時，晶圓成本也更低。此外相關數(shù)據(jù)也顯示，F(xiàn)D SOI制程裸晶的復雜度與塊狀CMOS制程比較，低了10%~12%。

　　更小的裸晶面積與更高的參數(shù)良率之結(jié)合，F(xiàn)D SOI制程在20納米節(jié)點的產(chǎn)品成本優(yōu)勢會比塊狀CMOS制程多20%；在28納米節(jié)點，F(xiàn)D SOI的性能則比20納米塊狀CMOS高出15% (參考下圖)。

FD SOI 制程與塊狀CMOS制程的性能比較

　　FD SOI制程在高/低Vdd方面能提供比塊狀CMOS制程的能源效益(efficiency levels)表現(xiàn)；FD SOI在位單元(bit cells)上的功率效益(power efficiency)也高出塊狀 CMOS，是因為較低的泄漏電流以及對α粒子更好的免疫力。

各種制程技術在28/20納米節(jié)點的裸晶成本比較

　　盡管有種種因素，英特爾(Intel)仍決定在22納米節(jié)點采用 FinFET 而非塊狀CMOS制程；該公司選擇22納米而非20納米節(jié)點的原因，是為了要免除對雙重圖形(double patterning)微影技術的需求。

各種制程技術在28/20納米節(jié)點的晶圓片成本比較

　　晶圓代工業(yè)者一開始計劃轉(zhuǎn)向采用16/14納米FinFET制程，而非20納米塊狀CMOS制程，但現(xiàn)實情況是FinFET目前的組件結(jié)構(gòu)到2017年第四季以前都無法提供具成本競爭力的產(chǎn)品。

　　因此晶圓代工業(yè)者調(diào)整了相關計劃；以臺積電(TSMC)為例，該公司的20納米塊狀CMOS制程業(yè)務估計貢獻該公司 2014年總營收(23億美元)的10%，在2014年第四季(估計營收11億美元)其營收貢獻度更可達到20%。

　　不過筆者認為，20納米塊狀CMOS制程在每閘成本方面無法低于28納米節(jié)點，這對大量生產(chǎn)的手機芯片來說至關重要；因此產(chǎn)業(yè)界在20納米與16/14納米FinFET制程的量產(chǎn)速率相當不確定。有一個可能性是，28納米晶圓產(chǎn)量到2020年仍將維持高水平。

28納米晶圓產(chǎn)量估計

　　將FD SOI制程微縮至14納米(也就是ST所說的10納米)，其成本優(yōu)勢會比FinFET高出許多；這意味著FD SOI同時具備短期性與長期性的優(yōu)勢，無論是在成本、功耗與性能表現(xiàn)上。

　　產(chǎn) 業(yè)界不采用 FD SOI 制程的一個原因是缺乏來自供應鏈的支持，以及對于技術未標準化的疑慮；不過包括Soitec、SunEdison與 Shin-Etsu Handotai等廠商都已經(jīng)開始供應FD SOI 晶圓片，如果產(chǎn)業(yè)界采用該技術，那些廠商能擴展產(chǎn)能應對供應鏈的挑戰(zhàn)。

　　其他問題包括開發(fā)新IP與IP庫的需求、需要具備基底偏壓(body biasing)設計能力的人才，以及確保設計流程的建立等等；在這些方面，各家領導級EDA供貨商已經(jīng)表示有解決方案，學習基底偏壓設計技術并非難事。

　　當半導體產(chǎn)業(yè)的時間表是以制程技術每兩年升級一次的周期前進，走不同的路線是有高風險的；但隨著新一代技術的發(fā)展時程延長──以及估計28納米與衍生技術將到2020年都維持高晶圓產(chǎn)量──不做出最好的選擇恐怕得面臨更高的風險。